Circuite integrate tridimensionale bazate pe TSV

Scopul principal al tehnologiei de circuit integrat 3D este de a trece prin limita fizică a 2D prin stivuirea verticală a cipurilor și, în același timp

Pentru a realiza acest lucru, procesul trebuie să se concentreze pe optimizarea tehnologiei prin-silicon prin intermediul (TSV), inclusiv utilizarea tablourilor TSV cu diametru minuscul pentru a minimiza zona de cip și pentru a crește lățimea de bandă de transmitere a datelor, în timp ce reducerea înălțimii TSV și a capacității parazite pentru a satisface nevoile dispozitivelor de mare viteză și cu putere redusă {{4} în plus Stabilitatea termodinamică și electrică și asigură compatibilitatea procesului integrat tridimensional la procesele front-end și back-end (Feol/Beol) pentru a reduce tulburările de proces .}

Procesul tipic de fabricație TSV de cupru (CU) acoperă gravarea prin gaură, depunerea stratului de izolare, depunerea stratului de barieră de difuzie, prepararea stratului de semințe și electroplarea materialelor de cupru umplute și apoi trebuie să combine o subjurație de placă de siliciu, o aliniere de înaltă întârziere și tehnologie de legare pentru a completa interconectarea chipului multi-strat, {3 Lipirea la nivel de wafer, screeningul cunoscut de cip (KGD) și strategii eterogene de stivuire a matriței necesită un proces care să echilibreze performanța, randamentul și costul pentru a promova evoluția tehnologiei de integrare 3D la aplicații la scară largă .

Acest articol introduce în principal cunoștințele relevante despre circuitele integrate 3D bazate pe TSV, care sunt descrise după cum urmează:

Clasificarea secvenței de fabricație TSV și caracteristicile procesului

Metoda de stivuire a circuitului integrat tridimensional

Legare integrată tridimensională

Clasificarea secvenței de fabricație TSV și caracteristicile procesului

Conform poziției TSV (prin-silicon prin) în procesul de circuit integrat, secvența sa de fabricație poate fi împărțită în trei categorii: prin prima, prin intermediul mijlociu și prin ultimul . Următoarele sunt diferențele de bază și punctele tehnice cheie ale celor trei tipuri de procese:

1. prin primul

Process sequence: TSV is manufactured before the CMOS front-end process (FEOL), that is, TSV etching, insulation layer deposition, and conductive material filling (such as polysilicon or tungsten) are completed on a blank silicon wafer, and then transistors and interconnect layers are fabricated.

Caracteristici de bază: Selectarea materialelor: trebuie să reziste la temperaturi ridicate peste 1000 de grade (cum ar fi Polysilicon, Tungsten) pentru a evita deteriorarea structurii TSV în procesul CMOS ulterior .

Conexiune: TSV este interconectat cu primul strat de metal (M1) printr -un dop de tungsten, iar stratul adiacent de TSV nu poate fi legat direct, astfel încât trebuie să fie tranziționat de un strat de interconectare plană .}

Avantaje: Proces simplificat (nu este nevoie de barieră de difuzie/strat de semințe), o potrivire termică bună (Polysilicon CTE este aproape de siliciu), suport pentru un raport de aspect ridicat TSV (peste 20: 1) .

Limitări: rezistivitate ridicată (rezistența la polisilicon/tungsten este mult mai mare decât cuprul), diametrul mare de TSV (1 ~ 5μm), flexibilitate limitată .

2. prin mijlocProces

Secvență de proces: TSV este fabricat după finalizarea procesului Front-end CMOS (FEOL) și procesul de întoarcere (BEOL) este finalizat, adică TSV este introdus după fabricarea tranzistorului și TSV este inserat înainte de interconectarea multi-stratului .}

Caracteristici cheie:

Selecția materialului: Umplerea de cupru (Cu) este preferată, cu proprietăți electrice excelente (rezistență scăzută, capacitate parazită scăzută), dar este necesar un strat de barieră de difuzie complex

Conexiune: TSV este direct interconectat cu stratul M1, care oferă o flexibilitate ridicată a proiectării, dar necesită un proces CMP optimizat (selectivitate ridicată pentru a elimina cuprul fără a deteriora plugul de tungsten) .

Avantaje: Compatibil cu procesul standard al CMOS, raportul de aspect TSV este uniform, acceptă conexiuni metalice cu strat ridicat (cum ar fi MN) și este potrivit pentru cerințele de înaltă performanță .

Limitări: Coeficientul de expansiune termică (CTE) de cupru este foarte diferit de cel al siliciului, care este ușor de provocat stresul termic . TSV Grav trebuie să evite stratul de metal și există multe constrângeri de proiectare .

3. prin ultimulProces

Secvență de proces: TSV este fabricat după finalizarea post-procesului CMOS (BEOL), care este împărțit în două sub-categorii: pre-legare și post-legare:

Legarea viasului din față și din spate: După ce Beol este finalizat, TSV este fabricat, iar apoi cipul este legat și downgaugat .

Post-legare prin VIA: napolitane subțiri sunt legate înainte de fabricarea TSV-urilor și conexiunile cu intermediere se realizează prin electroplație sau legătură de presare la cald .

Caracteristici cheie:

Selectarea materialelor: Cuprul este materialul de umplere, care acceptă legarea directă TSV (cum ar fi legătura cu presiune la cald CU-CU) și are o rezistență ridicată la conexiune .

Conexiune: TSV-urile pot fi conectate direct pe straturi (e . g ., mn la mn), dar trebuie să rezolve provocări de gravură dielectrică (e lateral de lateral a materialelor K) .

Avantaje: TSV este flexibil în locație, acceptă stivuirea cipurilor eterogene și este potrivit pentru integrarea de înaltă densitate .

Limitări: Procesul de gravare este complex (trebuie să pătrundă mai multe straturi de dielectric/siliciu), iar CMP trebuie să fie compatibil cu stratul de metal final, care este costisitor .

4. Baza de comparare și selecție a proceselor

Prioritatea performanței: medie-gaură (cupru TSV) este potrivită pentru scenarii de mare viteză și de putere mică; În primul rând prin Via (Polysilicon/Tungsten) este potrivit pentru compatibilitatea procesului de temperatură ridicată .

Sensitiv la costuri: Procesul prin gaură poate fi prefabricat de către producătorii de wafer pentru a reduce costurile de ambalare . din spate prin gaură trebuie să fie gravate în mod complex, iar costul este ridicat .

Flexibilitatea proiectării: Mid-Via acceptă conexiuni metalice înalte, iar VIA-urile din spate activează lipirea directă pe straturi, în timp ce primele VIA sunt limitate la o poziție fixă .

Reliability: The thermal stress of the first through hole is low, the copper diffusion problem needs to be solved in the middle through hole, and the second through hole needs to optimize the etching damage of the dielectric layer. The three types of processes have their own advantages and disadvantages, and they need to be comprehensively selected according to product requirements.

Legare integrată tridimensională

În circuitele integrate 3D, metoda de stivuire a legăturii cip-la-cip afectează în mod direct densitatea de interconectare, performanța disipației căldurii și complexitatea procesului și este împărțită în principal în două moduri: față în față (F2F) și față la spate (F2B) .

1. front-to-face (f2f) Stacking

Caracteristici structurale: cipul superior este răsturnat cu fața în jos, iar partea din față a cipului inferior este legată direct, iar stratul dispozitivului este plasat unul față de celălalt .

Interconectări de înaltă densitate: Pe lângă TSV-uri, jetoanele superioare și inferioare pot fi legate direct de denivelări metalice, permițând numărul de interconectări să depășească limitele TSV, simplificând procesul și îmbunătățind fiabilitatea .

Flexibilitatea procesului: matrița superioară poate fi legată înainte de coborâre, fără a fi nevoie de asistență secundară a discului .

Limitări principale:

Provocări termice: Dispozitivul are o distanță de strat mic și o densitate mare de căldură după integrare, astfel încât proiectarea disipației căldurii trebuie consolidată .

Extinderea limitată cu mai multe straturi: Dacă stiva depășește două straturi, cipul superior trebuie convertit în modul F2B, iar interconectarea metalică nu poate fi utilizată continuu .

2. Front-to-back (f2b) Stacking

Caracteristici structurale: cipul superior este menținut orientat în sus, iar cipul inferior este legat prin spate, iar straturile dispozitivului sunt aranjate secvențial .

Beneficii de bază: Optimizarea scurgerii de căldură: Substratul de siliciu este situat între două straturi de dispozitiv pentru a îmbunătăți disiparea căldurii .

Compatibilitatea cu mai multe straturi: fluxul de proces poate fi extins în mod repetat și este adecvat în mod natural pentru stivuirea jetoanelor cu trei sau mai multe straturi .

Limitări principale: Complexitatea procesului: cipul superior trebuie să fie subțiat în avans, iar discul trebuie să fie asistat pentru a preveni îndoirea și deformarea . Interconectarea se bazează pe TSV: interconectarea inter-stratului este complet determinată de numărul de TSV-uri și este dificil să se realizeze densitatea de interconectare la nivelul bump-la-nivel

3. Baza de selecție a metodei de stivuire

Stacking cu două straturi-primul F2F: Maximizați utilizarea interconectărilor de bump metalice, reduceți costurile și eficientizați procesele .

F2B obligatoriu pentru trei straturi și mai sus: asigură scalabilitatea procesului, dar poate fi combinată cu moduri hibride (e . g ., f2f pentru primul și ultimul strat, f2b pentru stratul de mijloc) .}

Cerințe funcționale bazate pe cerințe: aplicații specifice (e . g ., senzori, integrare optoelectronică) pot necesita o orientare fixă, iar metoda de stivuire trebuie selectată în funcție de proiectarea funcțională .

F2F excelează la densitatea interconectării și simplitatea procesului, ceea ce o face potrivită pentru stivuirea cu două straturi; F2B domină integrări complexe prin optimizare termică și compatibilitate cu mai multe straturi, care pot fi combinate flexibil pentru a echilibra performanța și costul .

Legare integrată tridimensională

În fabricarea circuitelor integrate 3D, alegerea metodei de legătură afectează în mod direct randamentul, costul și eficiența procesului, care sunt împărțite în principal în trei moduri: cip-to-chip (d2d), cip-to-wafer (d2w) și wafer-to-wafer (w2w) .}}

Legătură cip-to-chip (d2d)

Caracteristici de bază: un singur cip este legat direct de un singur cip .

Avantaj:

Optimizarea randamentului: jetoanele eșuate pot fi respinse înainte de lipire, pentru a evita jetoanele cu randament scăzut care afectează randamentul general .

Flexibilitate ridicată: adaptați-vă la stivuirea jetoanelor de diferite dimensiuni pentru a reduce risipa de jetoane de dimensiuni mici .

Limitări:

Eficiență scăzută: Lipire cip-by-chip consumatoare de timp, precizie de aliniere limitată (de obicei 5 ~ 10μm) . sensibil la costuri: Potrivit pentru loturi mici sau chipsuri de mare valoare, eficiența producției pe scară largă este insuficientă .

Legătură cip-to-wafer (D2W)

Caracteristici de bază: un singur cip este legat de un wafer complet .

Avantaj:

Eficiență îmbunătățită: jetoanele sunt legate în mod repetat după fixarea plafonului, reducând timpul de încărcare .

Controlul randamentului: atât napolitane, cât și jetoane pot fi testate în prealabil, sărituri de eșec pentru a reduce costurile .

Limitări:

Riscul de stres termic: jetoanele și jetoanele legate trebuie să fie supuse mai multor procese de temperatură ridicată, ceea ce contestă fiabilitatea .

Proces complex: controlul precis al coeficientului de expansiune termică (CTE) între cip și wafer este necesar .

3. wafer-to-wafer (w2w)

Caracteristici de bază: Legarea o singură dată a napolitanelor complete și a napolitanelor complete . avantaje:

Cea mai mare eficiență: Lipirea completă a waferului într -o singură aliniere, potrivită pentru producția în masă .

Mai puțin proces termic: este necesar un singur proces de temperatură ridicată, iar riscul de stres termic este scăzut .

Limitări:

Riscul de randament: eșecul de a respinge cipurile eșuate va duce la o creștere a costurilor generale din cauza randamentului scăzut cu un singur strat .

Limita dimensiunii: dimensiunea discurilor superioare și inferioare trebuie să fie strict potrivită, altfel zona va fi irosită .

4. Strategia de selecție a metodei de legătură

Scenarii de aplicație D2D: Randamentul cipurilor stivuite fluctuează foarte mult, diferența de dimensiune este semnificativă sau este necesară o producție personalizată cu volum redus .

Alegere echilibrată D2W: eficiență echilibrată și control de randament, adecvat pentru producția și scenarii la scară medie, cu cerințe stricte de gestionare termică .

W2W efficiency priority: Only used when the wafer size is matched and the yield is very high (e.g.,>=99%), commonly found in homogeneous chip stacks (e.g., memory cubes).

Alegerea metodei de legare ar trebui să se bazeze pe cost, randament, stabilitatea termică și compatibilitatea dimensională . în cipuri de dimensiuni mici sau scenarii cu randament ridicat, W2W poate reduce semnificativ costurile . în integrarea complexă heterogenă sau scenarii sensibile la randament.}}}}}}}}}}}}}}}}}}}} ral